CLK, RSTn,
D, Q, en
);
input CLK,RSTn;
input D,en;
output Q;
reg Q;
always@(posedge CLK if(~RSTn)begin
Q <= 1'b1;
end
else begin
or negedge RSTn)begin
if(en) begin
Q <= D ;
end else begin
Q <= Q;
endmodule
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