数字逻辑与分析实验讲义

（适用专业：计算机科学与技术本科）

电子技术研究室

陆冰

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实验一 基本门电路逻辑功能的测试

一、实验目的

1. 验证常用TTL、CMOS基本门电路的逻辑功能。 2. 验证三态门的逻辑功能。

3. 掌握基本门电路对应的集成块的使用。

二、实验原理 1. TTL 门电路

TTL 集成电路的工作特点是工作速度高，输出幅度较大，种类多，不易损坏。其中 74LS 系列应用更广泛，其工作电源电压为 4.5~5.5V，输出逻辑高电平 1 时

ＶOH≥2.4V，输出逻辑低电平 0 时 ＶOL≤0.4V。要求输入逻辑高电平不低于 2V；输入逻辑低电平不大于 0.8V。图2.1.1 为 2 输入“与门”、2 输入“或门”、“非门”和 2 输入“与非门”的逻辑符号图。它们集成芯片的型号分别为四与门 74LS08、四或门 74LS32、六反向器74LS04 和四与非门 74LS00。用它们可以组成复杂的组合逻辑电路，它们的逻辑表达式为：与门 Q=ＡＢ，或门 Q =Ａ+Ｂ，反向器 Q =Ａ/，与非门 Q =（ＡＢ）/。

2. CMOS 电路

CMOS 集成电路的特点是功耗极低，输出幅度大，噪声容限大，扇出能力强。它的电源电压范围宽，例如常用的 CC4000(CD4000) 系列，其工作电压为+3V~+18V。当工作电源为 5V 时，它的输出逻辑高电平约为 4.95V，输出逻辑低电平约为 0.05V。输入逻辑高电平不低于 3.5V，输入逻辑低电平不大于 1.5V。 CMOS 集成电路的逻辑符号、逻辑关系均与 TTL 电路相同。

3. 三态门

三态门有三种状态，即输出高电平状态，输出低电平状态和高阻状态。处于高阻状态时，电路与负载门之间相当于开路。图 2.2.3 是三态门的逻辑符号，它有一个控制端 EN。当 EN=1 时为禁止工作状态，Q 端呈高阻状态；EN=0 为正常工作状态，Q =Ａ。三态门的最主要用途是起隔离作用，形成

总线。它可以用选通的方式使用一个传输通道传送多路信号，因此，三态门常作为计算机的接口电路。图 2.2.4 是集成 2 输入 4 三态门74LS125 的引脚图。

三、实验内容及步骤

1. 验证 TTL 门电路的逻辑功能

(1) 将与门 74LS08 的输入端接实验箱上的逻辑开关，输出端接发光二极管，注意集成门电路的电源和地必须正确连接。

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(2) 按表 2.2.1 中的输入要求，通过实验箱上的逻辑开关改变输入Ａ、Ｂ 的状态，通过输出端的发光二极管 LED 观察输出结果，将测试结果填入表中。

(3) 按同样的方法，验证与非门 74LS00，或门 74LS32，非门 74LS04 的逻辑功能。并把结果填入表2.2.1中 ( 74LS32 的管脚排列与 74LS08 类似)。

2. 验证 CMOS 门电路的逻辑功能 CMOS 门电路逻辑功能的验证的方法与 TTL 门电路相同。下面只验证 CC4001 集成 2 输入四或非门的逻辑功能。

(1) 注意 CC4001不用的输入端要可靠接地。 (2) CMOS 集成块的工作电压定为 5V，采用与 TTL 门电路相同的方法与步骤。

(3) 对上面的实验电路，用万用表测量并记录CMOS 门电路 CC4001 的输出逻辑低电平和

逻辑高电平所对应的输出电压。

3. 三态门实验

(1) 通过 LED 观察并验证三态门的逻辑功能。在图 2.2.3 中，三态门选用 74LS125 中的任意一个，Ａ 和 EN 端实验箱上的逻辑开关，输出 Q 接一个发光二极管。先使 EN=1，变化Ａ 的状态，观察 LED 和输出逻辑电平的变化。并用万用表测量门电路的输出逻辑电平。再使 EN=0，重复上述步骤，得出结论。 (2) 按图 2.2.6 连接电路，先使Ａ=1，改变Ｂ的状态，观察 LED 和输出逻辑电平的变化。再使Ａ=0，重复上述步骤，记录实验结果。

四、实验仪器与器件

1. 数字电路实验台 1个

2. 万用表 1只 3. 集成电路

74LS00，74LS04，74LS08，74LS32，74LS125，CC4001(或者CD4001)各1片。

五、实验报告要求

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1. 画出实验的逻辑电路，写出逻辑表达式。 2. 列表格整理实验数据。

3. 比较 TTL 门电路和 CMOS 门电路的逻辑电平对应的电压值。 4. 写出 TTL 门电路和 CMOS 门电路实验中的注意事项。

74LS32引脚图 74LS00引脚图

CD4001引脚图

74LS04管脚分布图

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实验二 组合逻辑电路的设计

一、 实验目的

掌握组合逻辑电路的设计方法。 学会用基本门电路实现组合逻辑电路。

逻辑真值表 实际的逻辑问题 二、 实验原理

组合逻辑电路的设计流程如图2.1所示。先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，再按照要求给出事件的因果关系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。

逻辑电路图 最简逻辑表达式 逻辑公式化简 卡诺图化简 三、 实验内容及步骤

1、设计一个半加器，其输入为A、B为两个加数，输出为半加和S及进位C 。

根据要求设计出最简单的逻辑电路。并用TTL与非门组成上面的逻辑电路。 输入逻辑开关，输出接发光二极管，验证其逻辑功能。 2、设计一个密码锁，锁上有三个按键A、B、C

当A或B单独按下，或A、B同时按下，或三个键同时按下时，锁能被打开。当不符合上述条件时，将使电铃发出警报。但无法按下时，不报警。

根据要求设计出最简单的逻辑电路。并用给出的TTL门电路组成上面的逻辑电路。输入接逻辑开关，输出接发光二极管，验证其逻辑功能。

3、设S0和S1是数据选择器的控制端， D0、D1、D2是数据输入端，F为输出端，试设计一个具有表2.3.1功能的数据选择器。并用给出的门电路实现该逻辑电路。

（1）数据输入端D0、D1、D2和控制端S0、S1分别接逻辑开关，输出接发光二极管。改变控制端和数据端的逻辑电平，记录F的逻辑状态。验证其是否满足表2. 1的逻辑功能。

（2）D2接一个1KHz 的脉冲信号，D0、D1为低电平，改变控制端的逻辑电平，用示波器观察并记录F端的波形。

图2.1 组合逻辑电路设计流程

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四、实验仪器与器件

1、数字实验箱

1个 1台

S0 0 0 1 1 表2. 1 数据选择器的逻辑功能

2、示波器 3、集成电路：

控制端 S1 0 1 0 1 数据输出 F D0 D1 D2 0 2输入四与非门 74LS00 2片 2输入四或门 74LS32 1片 6反向器 74LS04 1片

五、实验报告要求

1、画出设计实验的逻辑电路，写出逻辑表达式。 2、列表格整理实验数据。

3、总结组合逻辑电路的设计方法。

提高实验：

1、

设计一个全加器，要求用与或非门实现。

2、设计一个对两个两位无符号的二进制数进行比较的电路，根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用或门、与非门、反向器来实现。

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实验三 译码与显示电路

一、 实验目的：

1. 掌握二进制译码器的逻辑功能和特点

2. 掌握译码器和数码管显示器的原理和应用

二、 实验原理

1、译码器 (1)二进制译码器

二进制译码器有n个输入，2n个输出，常常作为计算机存储器和接口的地址译码器。常用的集成译码器有74LS139（双2-4线），74LS138（3-8线），74LS1（4-16线）。本实验选用74LS138 3-8线译码器。

74LS138的电路符号如图1所示。图中A0、A1、A2为译码输入码。Y0-Y7是译码输出端，E为使能端，E1=0( 或E1E2=1)时，译码器输出全为高电平；E3=1和E1E2=0时，输出低电平的位置与A0、A1、A2的二进制取值相对应。 (2)显示译码器

74LS248（74LS48）是BCD码到七段码的显示译码器，它可以直接驱动共阴极数码管。它的管脚图如图3.2所示。其逻辑功能表见表3.1。

74LS248在使用时要注意以下几点：

图3.2

(a)要求输入数字0～15时“灭灯输入端”BI必须开路或保持高电平。如果不要灭十进制的0，则“动态灭灯输入”RBI必须开路或为高电平。 (b)当灭灯输入端BI接低电平时，不管其他输入为何种电平，所有各段输出均为低电平。 入RBI必须开路或为高电平。

(c)当“动态灭灯输入端”RBI和D、C、B、A输

入为低电平而“灯测试端”LT为高电平时，所有各段输出均为低电平，并且“动态灭灯输出端”RBO处于低电平。

入”RBI必须开路或为高电平。

(d) “灭灯输入/动态灭灯输出端”BI/RBO开路或保持高电平而“等测试端”LT为低电平时，所有各段输出均为高电平（若接上显示器，则显示数字8，可以利用这一点检查74LS248和显示器的好坏）。

(e)BI/RBO是线与逻辑，既是“灭灯输入端”BI又是“动态灭灯输出端”RBO。

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表3.1 74LS48（248）的逻辑功能表 LT 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 x 1 0 输出 RBI D C B A 1 X X X X X X X X X X X X X X X X 0 X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 X X X X 0 0 0 0 X X X X BI/RBO 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 输出 a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 十进制或功能 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 灭灯 灭零 灯测试 2.数码显示器

在数字电路中，常用的显示器是数码显示器。LC5011-11

就是一种共阴极数码数码显示器。它的管脚排列如图3.3所示，X为共阴极，DP为小数点。其内部是八段发光二极管的负极连在一起的电路。当在它的a 、b、c、„„„g、DP加上正向电压时，各段发光二极管就点亮，例如当a、b、和c段为高电平，其它各段为低电平时就显示数码“7”。共阳极数码显示器的阳极是连在一体的，它的工作情况与共阴极数码管是相反的，它的各段加

上低电平时，所对应的发光二极管就点亮。

三、 实验内容及步骤

一、译码器实验 1、验证译码器的功能。

译码器74LS138的引脚如图1所示。按图连接电路，按照表3.2的要求在输入端E、A、B、C加上逻辑信号，观察LED输出Y0～Y7的状态，并将实验结果填入表3.2。

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2、译码器的扩展

用74LS138的两个3～

8线译码器可以扩展为一个4～16线译码器。按图3.5连接逻辑电路，D0、D1、D2和D3是逻辑电平并开关，通过输出端的LED观察输出结果，并将结果填入自制表格。 3、二进制译码器还能方便地实现逻辑函数。

用译码器实现的逻辑函数Z： Z=ABC+ABC +ABC+ABC

图3.5

二.译码显示电路实验

译码显示的实验电路如图3.6所示，

74LS248的译码输入端接共阴极数码管对应的段。为了检查数码显示器的好坏，使LT=0，其余为任意状态，这时数码管各段全部点亮。否则数码管是坏的。再用一根导线将BI/RBO接地，这时如果数码管全灭，说明译码显示

图3.6

是好的。

在图3.6中将74LS248的D、C、B、A

分别接数据开关，LT、RBI和BI/RBO分别接逻辑高电平。改变数据开关的逻辑电平，在不同的输入状态下，将从数码管中观察到的字型填入表3.3中。

使LT=1， BI/RBO接一个发光二极管，在RBI为1和0的情况，使数码开关的输出为0000，观察灭零功能。

四、 实验仪器与器件

1.数字电路实验台 1台

2.集成电路： 3—8译码器 74LS138 2片 译码驱动器 74LS248 1片 共阴极数码管 LC5011—11 1个

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五、 实验报告要求

1. 画出实验的逻辑电路 2. 按表格形式整理实验数据

3. 从集成电路手册查处74LS138的功能表，说明它与74LS139的主要区别 4. 思考：如果不使用显示译码器，如何在数码显示器上显示数字或字母？

表3.2 74LS138功能验证 输出 Y0 Y1输入 E3 1 1 1 1 1 1 1 1 0 X

E1E2 A2 A1 A0 0 0 0 0 1 1 1 1 X X 0 0 1 1 0 0 1 1 X X 0 1 0 1 0 1 0 1 X X Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 0 0 0 0 X 1

表3.3 译码器显示电路实验结果

输入 D

输出字型 B A 10

C SSS实验四 集成触发器及其应用

一、 实验目的：

1. 掌握基本RS、D和JK触发器的逻辑功能及测试方法。

2. 熟悉D和JK触发器的触发方法。 3. 了解触发器之间的互相转换。

二、 实验原理：

触发器是基本的逻辑单元，它具有两个稳定状态，在一定的外加信号作用下可以由一种稳定状态准换为另一稳定态；无外加作用信号时，将维持原状态不变。因为触发器是一种具有记忆功能的二进制存储单元，所以是构成各种时序电路的基本逻辑单元。 1. 基本触发器

由两个与非门构成一个RS触发器如图4.1所示。其逻辑功能如下： （1） 当S =R=1时，触发器保持原先的1或0状态不变。 （2） 当=1，R=0时，Q=0，触发器处于“0”状态。 （3） 当=0，R=1时，Q=1，触发器处于“1”状态。 （4） 当

=R=0，尔后若

和R同时再由“0”变成“1”，则

图4.1

Q的状态有可能为1，也可能为0，完全由各种偶然因素决定其最

终状态，所以说此时触发器状态不确定。基本RS触发器的特性方程如下：

Q n+1 =S+RQn

2.D触发器

D触发器是由RS触发器演变而成的。逻辑符号如图4.2所示,其功能表见表4.1 由功能表可得

Q n+1 =D

表4.1 D触发器的特性表 D Q n+1 图4.2

0 0 1 1 表4.2 RS触发器功能 Q n+1 S R Q n 1 1 1 0 0 1

Q n

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常见的D触发器的型号很多,TTL型的有74LS74(双D)、74LS175(四D)、74LS174(六D)、74LS374(八D)等。CMOS型的有CD4013（双D）、CD4042（四D）等。本实验中采用维持-阻塞式双D触发器74LS74，图4.3的所示分别为其引线排列图,Rd和Sd是异步置“0”端和异步置“1”端，D为数据输入端，Q为输出端，CP为时钟脉冲输入端。 3．JK触发器

JK触发器逻辑功能较多，可用它构成寄存器、计数器等。图4.4所示是JK触发器的逻辑符号。常见的TTL型双JK触发器有74LS76、74LS73、74LS112、74LS109等。CMOS型的有CD4027等。图4.5为双JK触发器74LS112的引脚排列图。其中J、K是控制输入端，Q为输出端，CP为时钟脉冲端。CLR和PRE分别是异步置“0”端和异步置“1”端。

当Rd=1,Sd=D时，无论J、K及CP为何值，输出Q均为“1”；当Rd=0，Sd=1时，此时不论J、K及CP之值如何，Q的状态均为“0”，所以Rd,Sd用来将触发器预置到特定的起始状态（“0”或“1”）。预置完成后Rd,Sd应保持在高电平（即“1”电平），使JK触发器处于工作方式。 当Rd=Sd=1时，触发器的工作状态如下： （1）当JK=00时，触发器保持原状态。 （2）当JK=01时，在CP脉冲的下降沿到来时，Q=0，即触发器置“0”。 （3）当JK=10时，在CP脉冲的下降沿到来时，Q=1，触发器置“1”。 （4）当JK=11时，在CP脉冲的作用下，触发器状态翻转。 由上述关系可以得到JK触发器的特征方式方程为：

图4.4

Q n+1 =J Q +K Qn（CP下降沿到来时）

表4.3 D触发器的逻辑功能 Rd Sd D CP 0 1 X X 1 0 X X 1 1 0 ↑ 1 1 0 ↑ 1 1 1 ↑ 1 1 1 ↑ Qn+1 Qn=0 Q n =1 4.T触发器

T触发器可以看成是JK触发器在J=K条件下的特例，它只有一个控制输入端T。它的特性方程是：

Q n+1 =T Q +T Qn

表4.4 JK触发器的逻辑功能 Rd Sd J K CP Q n+1 0 1 X X X Q n =0 Q n =1 1 0 X X X 1 1 0 0 ↓ 1 1 0 1 ↓ 1 1 1 0 ↓ 1 1 1 1 ↓

三、

图4.5 74LS112

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三、实验内容及方法：

1．验证基本RS触发器的逻辑功能：

按图4.1用74ls00组成基本RS触发器，并在Q端和Q端接两只发光二极管，输入端S和R分别接逻辑开关。接通+5V电源，按照表4.2的要求改变S和R的状态，观察输出端的状态，并将结果填入表4.2。 2．验证D触发器逻辑功能

将74LS74的Rd、Sd、D连接到逻辑开关，CP端接单次脉冲，Q端和Q端分别接两只发光二极管，接通是电源，按照表4.3中的要求，改变Rd、Sd、D和CP的状态。在CP从0到1跳变时，观察输出端Q n+1状态，将测试结果填入表4.3。 3．验证JK触发器逻辑功能

将74LS112的Rd、Sd、J和K连接到逻辑开关，Q和Q端分别接两只发光二极管，CP接单次脉冲，接通电源，按照表4.4中的要求，改变Rd、Sd、J、K和CP的状态。在CP从1到0跳变时，观察输出端Q n+1的状态，并将测试结果填入表4.4。 4．不同触发器之间的转换

（1）将JK触发器转换成D触发器，自行画出转换逻辑图，检验转换后电路是否具有D触发器的逻辑功能。

（2）将D触发器转换成JK触发器和T触发器。自行分别画出转换逻辑图，检验其逻辑功能。

5.连接一个四人抢答器，并验证功能。

四、实验仪器与器件：

1．数字电路实验箱 1个 2．集成电路

与非门 74LS00 1片 双D触发器 74LS74 1片 双JK触发器 74LS112 1片

五、实验报告要求：

1．整理实验结果。

2．画出触发器相互转换的逻辑电路。 3．总结异步置位、复位端的作用。

4．总结D触发器、JK触发器的状态变化与时钟的关系。

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实验五 计数器

一、 实验目的：

1．掌握由集成触发器构成的二进制计数电路的工作原理。 2．掌握中规模集成计数器的使用方法。

3．学习运用上述组件设计简单计数器的技能。

二、 实验原理：

计数是最基本的逻辑运算，计数器不仅用来计算输入脉冲的数目，而且还用作定时电路、分频电路和实现数字运算等，因而它是一种十分重要的时序电路。

计数器的种类很多。按计数的数制，可分为二进制、十进制及任意进制。按工作方式可分为异步和同步计数器两种。按计数的顺序又可分为加法（正向）、减法（反向）和加减（可逆）计数器。

计数器通常从零开始计数，所以应该具有清零功能。有些集成计数器还有置数功能，可以从任意数开始计数。

1．异步二进制加法计数器

用D触发器或JK触发器可以构成异步二进制加法计数器。图5.1是用3个D触发器构成的二进制加法计数器。其中每个D触发器作为二分频器。在RD作用下计数器清“0”。当第一个CP脉冲上升沿到来时，Q由“0”变成“1”，当第二个CP脉冲到来后，Q由“1”变成“0”，这又使得Q由0变成1，依次类推，实现二进制计数。

Q0 Q1 Q2 Q3

D Q D Q CP D Q CP D Q CP CP RD CP RD Q RD Q RD Q RD Q 图 5.1

2．十进制集成计数电路74LS160

图5.2 74LS160

图 5.3

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74LS160是同步十进制计数器。其管脚图如图5.2所示。74LS160的功能表见课本P2

表5.3.4。它具有异步置0输入端RD，并有置1输入端LD。如果输入RD和LD皆为高电平时，计数器计数；RD为低电平时，计数器置0；LD为低电平时，计数器置1。可以将计数RD和LD很好利用，设计成所需进制的计数器。

74LS160构成不同进制计数时的接线图可利用图5.3设计连接。

三、实验内容及步骤：

1. 按图5.1利用两片74LS74接成四位二进制计数器，输出端接发光二极管，由时钟端

逐个输入单次脉冲，观察并记录Q、Q、Q和Q的输出状态，验证二进制计数功能。

从CP端输入1KHz的连续脉冲，并用示波器观察各级的波形。

2. 用74LS160接成二进制计数器，由CP逐个输入单次脉冲，观察输出状态并记录，验证其二进制计数功能。

3. 用74LS160接成五进制计数器，由CP逐个输入单次脉冲，观察输出状态并记录，验证其五进制计数功能。

4. 用74LS160接成8421码十进制计数器，由CP输入单次脉冲，观察并记录输出状态，验证其十进制计数功能。

5. 自己用74LS160和与非门设计一个60进制计数器，并验证其功能。

6. 按图5.4

利用两片74LS74接成四位移位寄存器。 图5.4

四、实验仪器与器件：

1．数字电路实验箱 1台 2．共阴极数码显示器 2个 3．集成电路：

双D触发器 74LS74 2片 十六进制计数器 74LS160 2片

与非门 74LS00 1片

五、实验报告要求：

1．整理实验数据，画出要求的各进制计数器、寄存器（2、3、4、6步）的状态图。 2．整理实验所得的8421 码计数真值表，画出CP、Q0、Q1、Q2、Q3各点对应波形。 3．画出所设计的60进制计数器的逻辑电路。

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常用数字电路的管脚分布图

4输入或门74LS32引脚图

2输入4三态门74LS125引脚图

4 2输入或非门CD4001引脚图

4 输入与非门74LS00引脚图

6反向器74LS04引脚图

4 2输入与门74LS08引脚图

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译码驱动器74LS248引脚图

+5V

A1 1 16 +UCC

LT

A2 2 15 a RBI BI

a LT 3

14

b b A3 BI 4 74LS13 c c

A2 RBI 5 2412 d A1 74LS247

d A3 6 7 11

e A0

e A0 7 10 f f GND

8

9

g

g

74LS247译码器引线排列图七段译码器 74LS248和数码管的连接图510Ω× 7

七段译码器74LS247和数码管的连接

图

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74LS112双JK触发器引脚图

74LS74双D触发器引脚图

同步十进制计数器74LS160引脚图

同步十六进制计数器74LS161引脚图

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2011～2012学年第一学期《数字逻辑与分析》实验所需芯片列表

芯片名称 74LS00 74LS04 74LS08 74LS32 74LS125 CC4001（或者CD4001） 74LS138 74LS248 74LS74 74LS112 74LS160 设计性实验所需芯片 74LS148 74LS279 定时器 （NE555） 三极管 （3DG12） 二极管 (2CZ) 1片 1片 1片 1个 2个 2片 1片 1片 1片 1片 1片 2片 1片 2片 2片 2片 数量(16片)

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芯片名称 数量(16片) 74LS00 （四组 2 输入与非门） 2片 74LS04 （6组 反相器） 1片 74LS08 （四2输入与门） 1片 74LS32（四2输入或门） 1片 74LS125（四2输入三态门） 1片 CC4001（或者CD4001）（四2输入或非门） 1片 74LS138（3 线－8 线译码器） 2片 74LS248（4 线---七段译码器） 1片 74LS74 （双D触发器） 2片 74LS112（双JK触发器） 2片 74LS160(同步十进制计数器) 2片 20

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1．四2输入与非门74LS00 2．六反相器74LS04

3．四2输入与门74LS08 4. 双4输入与非门74LS20 5．4-3-2-2与或非门74LS 6．双JK负沿触发器74LS73 7．双D正沿触发器74LS74 8. 4位数字比较器74LS85 9．四2输入异或门74LS86

10 二、五、十进制异步计数器74LS90 11.双JK负沿触发器74LS114 12.三态输出的四总线缓冲器74LS125 13．3—8线译码器/多路转换器 74LS138 14．双2:4线译码器74LS139 15．8—3线优先编码器 74LS148 16．双4选1数据选择器74LS153 17．同步4位二进制计数器74LS161 18．同步4位BCD计数器74LS162 19．同步4位二进制计数器 74LS163 20．四D正沿触发器74LS175

21．4位双向通用并行存取移位寄存器74LS194 22．4位并行存取移位寄存器(JK输入) 74LS195 23．八D触发器（三态） 74LS374 24．双二、五、十进制计数器 74LS390 25. 74LS151八选一数据选择器

26. 74LS373 八D锁存器（三态）

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