并行ADC采样系统传输路径延时误差的通用校准方法[发明专利]

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专利名称：并行ADC采样系统传输路径延时误差的通用校准方

法

专利类型：发明专利

发明人：胡洪,马力科,张晓波,唐洪军,吴江申请号：CN201910944701.3申请日：20190930公开号：CN110798211A公开日：20200214

摘要：本发明提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。

申请人：西南电子技术研究所(中国电子科技集团公司第十研究所)

地址：610036 四川省成都市金牛区茶店子东街48号

国籍：CN

代理机构：成飞(集团)公司专利中心

代理人：郭纯武

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